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序号

课程内容

课时

内容1:

基于HDL的设计流程

1.1  半导体集成电路发展趋势及IC产业链

1.2  超大规模数字集成电路设计流程

1.3  软硬件协同设计方法

1.4  基于标准单元库的ASIC设计流程

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内容2:

Verilog语言简介

2.1  硬件描述语言Verilog历史、应用和抽象层次

2.2   Verilog的基本语义和语法

-基本此法：注释、常量、字符串、标识符

-编译指令

-模块结构

-端口定义

-数据类型

-功能描述

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Lab 1 (DONE)

熟悉Linux操作系统和Gvim文本编辑工具

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内容3:

数字逻辑仿真和testbench编程

3.1 数字逻辑仿真技术

-仿真算法

-数字逻辑仿真器

-波形数据

3.2 Verilog testbench

-被测设计

-验证平台

-产生激励

-获取响应

3.3数字逻辑仿真工具的实践

-VCS的编译和仿真的指令

-VCS的图形化界面

-VCS的波形调试方法

-全加器的逻辑功能仿真

-自动化编译Makefile

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Lab 2:

• 逻辑仿真工具的基本使用

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内容4:

Verilog电路结构级描述 和 操作符

Verilog的基本单元

层次化设计方法

Verilog的逻辑强度

Verilog的操作符

-算术操作符、按位操作符、逻辑操作符

-一元规约操作符、移位操作符、关系操作符

-相等操作符、相同操作符、条件操作符

-级联操作符、复制操作符

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内容5:

Verilog行为级建模

Verilog行为建模的基本概念

Verilog中高级编程语言结构

-过程语句块

-时序控制语句

-阻塞赋值

-非阻塞赋值

连续赋值语句

过程复制语句

条件语句

循环语句

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内容6:

Verilog中的高级语法结构和可综合性编码风格

Task任务的定义和调用

Function函数的定义和调用

有限状态机的建模方法

组合逻辑的可综合性描述

时序逻辑的可综合性描述

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Lab 3

IP设计实例

-FSM的设计方法：序列检测器

-饮料机

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内容7:

Verilog延时模型

块延时

分布延时

路径延时

时序检查

标准延时格式SDF

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内容8：

Verilog库模型编译和文件操作

IC生产厂商提供的Verilog库

Verilog文件加密

逻辑仿真器的相关问题

Verilog文本输出

读取仿真时间的系统函数

Verilog文件输入和输出功能

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Lab 4

IP的testbench编写和逻辑仿真

-同步FIFO

-异步FIFO和格雷码

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内容9：

数字逻辑综合

逻辑综合的基本概念

逻辑综合的基本流程

逻辑综合工具Design Compiler

逻辑综合约束

逻辑综合结果分析

脚本介绍

现场演示

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内容10：

静态时许分析

静态时许分析的原理

静态时许分析的流程

同步电路的时序验证

建立时间

保持时间

静态时许分析报告

静态时许分析工具演示

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Lab 5

数字逻辑综合

静态时序分析

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内容11：

数字版图设计一 布局布线

数字版图设计的基本概念

数字版图设计的流程

数据的准备

版图布局

时钟树综合

版图布线

脚本介绍

现场演示

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内容12：

数字版图设计二参数提取

时序延时信息提取 QRC

-RC寄生参数提取

-RC参数文件SPEF介绍

-使用QRC软件对RC参数提取

-QRC的输入和输出

-QRC的提取流程

静态时序分析 Tempus

-时序的基本概念

-如何分析时序路径

-Tempus的输入和输出

-静态时序分析的流程

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Lab 6

数字版图设计实践

时序参数提取

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内容13：

带时序信息的门级网表的后仿真 （动态时序逻辑仿真）

时序信息提取

时序信息导入

动态仿真结果分析（ vcs 实例演示）

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内容14：

形式验证和物理验证DRC与LVS

形式验证

-基本概念

-一致性检查

-形式验证的流程

-形式验证工具的使用

物理验证

-物理验证工具

-DRC验证流程

-LVS验证流程

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Lab 7

形式验证工具实践操作

DRC和LVC的物理验证工具实践操作

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内容15：

可测试性技术DFT

芯片测试的概念

DFT架构简介

边界扫描测试简介

JTAG

设计的可测性

缺陷模型

扫描链和ATPG的设计流程

扫描压缩

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内容16：

存储器和内建自测试

存储器的类型

存储器的缺陷

内建自测试的算法：MarchC

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Lab8

DFT Compiler的基本使用

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