芯片的未来，靠它了？

1947年，点接触双极晶体管的发明为世界提供了一个强大的开关来控制电流，并提升了电子产品的成本效益。数字时代的基础是集成电路的发明，它使晶体管和其他电路元件得以小型化。

1965年，戈登·摩尔（Gordon Moore）观察并描述了半导体行业的发展趋势，集成电路上可以容纳的晶体管数目每年增加一倍。1975年，这一比率被修订为每两年翻一番。“摩尔定律”为理解IC如何彻底改变数字世界提供了基础。

半导体行业对摩尔定律的执着，使得晶体管在发明几十年后仍然是一项关键的赋能技术。这主要是因为在存在重大挑战的地方，工程师和科学家看到了创新的机会。挑战和创新机会基本上是一枚硬币的两面，这一事实已经成为半导体产业结构的一部分。

此外，半导体行业从未让自己被摩尔定律的巨大节奏所压倒。它始终擅长识别集成更多功能的近期和长期瓶颈，并进行解决这些瓶颈所需的创新。通过研究，这个反复征服下一个山顶的过程是可行的，也是值得的。这种渐进的方法一直是摩尔定律持续节奏背后的基石原则。

数十年来，通过革命性和渐进式的创新，技术规模化为产品带来的好处一直持续存在。这些创新消除了集成功能更强大的瓶颈。

Dennard缩放定律：1974年，Robert Dennard等人撰写了一篇开创性的论文，描述了晶体管缩放规则，该规则能够同时提高性能、降低功率和持续的密度提升。Dennard工作中的原则被半导体行业采纳，成为未来30年推动摩尔定律的有效路线图，为我们提供了一条持续改进晶体管技术的可预测路径。突破瓶颈的主要例子有：（a）创新的浸没式光刻，以在光波长以下形成图案特征，以继续进行密度缩放，（b）用于超薄栅极氧化物和超浅结的原子级精密工程的创新工艺和工具，以解决低于30nm栅极长度的静电控制瓶颈，以及（c）晶片尺寸从100mm过渡到300mm，以提高工厂产量并降低成本。

Post-Dennard缩放定律：虽然Dennard缩放定律有助于实现摩尔定律的实质性好处，但它并没有将晶体管亚阈值和栅极泄漏纳入其功耗模型。到20年代中期，晶体管阈值电压和栅极氧化物厚度的持续降低，支持电压缩放以降低功率，开始导致漏电流超过晶体管开关能量。此外，互连的简单尺寸缩放导致电阻率瓶颈，这可能会限制电路性能。突破这一瓶颈需要扩展更多创新的重点领域，主要是三种不同的路径，这些路径将在未来继续共存，以实现持续的性能改进和功率降低。

创新路径1：光刻、材料和器件架构：提高光刻曝光工具的分辨率自半导体行业开始以来一直是缩放的根本驱动因素。将高NA EUV引入HVM能够显著提高光刻分辨率。高NA EUV光刻机是世界上最复杂的机器，新材料和设备的创新提突破了限制计算性能和成本的瓶颈。一些典型的例子包括（a）晶体管：应变Si（迁移率增益）、高-k/金属栅极（栅极泄漏减少）、FinFET（改进的静电技术实现持续的电压缩放），以及（b）互连：使用化学机械抛光的低电阻Cu（取代Al）来支持更密集和多层互连电路，以及用于路由功率和延迟的持续缩放的Low-k。

创新路径2：设计技术协同优化：在第一条路径的基础上，随着时间的推移，设计和技术专家共同努力，通过DTCO发现了超越尺寸缩放或纯材料/器件创新优势的机会，同时解决了后来技术上的其他瓶颈。电子设计自动化（EDA）能力的进步释放了快速设计原型技术，该技术如今被用于探索广泛的技术特征。DTCO带来了一些创新，如有源栅极上的接触（COAG）以降低逻辑库单元的高度，鳍沟隔离（FTI）以减少数字逻辑单元之间的间距，以及通过鳍去填充来降低逻辑库的单元高度。互连堆栈设计、EDA放置和布线以及层填充算法的共同优化继续在每个技术节点上显著提高性能。DTCO是当今维持技术规模的重要组成部分。

例如，为了继续缩放单元高度，我们需要开发更复杂的互连方案。与简单的几何收缩相比，将电源线移动到晶片背面的PowerVia技术（图1）可以实现更多的单元高度和性能缩放。另一个例子是晶体管缩放的下一个主要架构，称为RibbonFET或Gate All-Around，如图2。随着向Ribbon FET的迁移，通过添加额外的纳米带来实现性能缩放。每增加一条纳米带都会提高驱动电流。

图1.Intel的背面电源传输方案PowerVia，它将电源线和信号线分开，并缩小了标准电池尺寸。电源线放置在晶片背面的晶体管层下方。

图2.Intel的RibbonFET全方位栅极（GAA）晶体管架构堆叠了四个纳米带，以实现与多个鳍相同的驱动电流，但占地面积较小。

创新路径3：系统技术协同优化：今天，该行业在利用持续的技术扩展优化系统性能方面面临一系列新的挑战和机遇。提供有效的内存带宽和有效的功率传输是将技术扩展转化为系统性能的关键挑战。内核逻辑（标准单元）和高速缓存（SRAM）的额外差异缩放率，以及HPC架构对高速缓存/内核的需求，通过将大型高速缓存从最高级节点中分离出来，推动了机遇。这需要在晶片堆叠方面进行重大和可扩展的创新，以获得最佳性能和总成本。

未来，半导体加工、材料和器件架构创新以及DTCO和STCO将继续成为扩展技术以实现下一代加速计算机需求的重要创新路径。

为了追求摩尔定律更大的功能集成3D-IC，STCO的第一步是优化封装内的硅含量。3D-IC通过在封装中引入更多组件来实现更强大的功能。封装的作用及其对摩尔定律缩放的贡献正在不断发展，并为系统优化提供了全新的途径。直到2010年，封装的主要作用是在主板和硅之间传输电力和信号，并保护硅。现在，新兴的2D和3D堆叠技术为架构师和设计师提供了在紧凑封装中集成异构技术的工具，并通过以更高的带宽和连接密度互连多个小芯片来进一步增加每个器件的晶体管数量。摩尔预测，功能集成的重点领域将不断发展。他1965年的论文指出，“用单独封装和互连的较小功能构建大型系统可能会更经济。而强大功能的可用性，结合功能设计和构造，应允许大型系统制造商快速、经济地设计和建造大量设备”。如今，封装是在晶圆厂级别进行的，使用的是实际的晶圆。晶圆厂和芯片封装之间的界限已经模糊到无法区分的地步。

随着越来越多的功能被集成在封装中，其中系统基本上被折叠到封装中，硅的量超过了光刻掩模限制内可以构建的量。该功能必须跨多个硅组件进行拆分，采用先进的封装技术在多个芯片之间提供低延迟、低功耗、高带宽的互连。产量的成本优化将最大芯片尺寸推到较低的水平，推动硅进一步分解成更小的小芯片。一旦分解，就可以选择优化每个小芯片的设计和硅工艺特性、成本、功能和IP模块可用性。

STCO是一个更大级别的功能集成，其中系统的所有单个领域：软件（表现为工作负载）、系统架构、设计工程、IP构建块、由晶体管和互连（加上相关材料）组成的硅片制造、电压调节、异质集成的先进封装、测试和大批量制造都经过了共同优化，以创造出能够支持客户创新和应用的产品。从本质上讲，我们可以将STCO看作是在一个紧凑的封装中组装了许多曾经存在于整个主板上的技术。STCO从整合系统的全部功能开始，然后共同优化每个组件。STCO依赖于在系统的各个领域（硬件和软件）的持续进步，同时整体协同优化。图3是通用计算系统的STCO所涵盖领域的说明。历史规范大多跨相邻层进行了联合优化，如图4中的硅技术和基础IP。图4说明了器件优化、DTCO、3DIC和STCO之间所涵盖的领域的差异。

图3.计算系统的系统技术协同优化。

图4.系统技术协同优化的层次结构。说明了器件优化、DTCO、3DIC和STCO之间的区别。

STCO的动机与几十年来推动摩尔定律的动机相同：追求消除瓶颈，以较低的成本实现更高级别的集成功能。STCO从工作量分析和应用程序使用开始，以评估和优化技术类型（例如，逻辑、存储器、模拟、电压调节）、设计、分解和再合成配置的组合。通过按工作负载和应用程序类型进行优化，可以实现更高级别的性能和功能。

如前所述，摩尔定律是关于增加更大功能的集成。在STCO中，可以通过在硅技术、小芯片分解和高级封装内的重新合成等方面提供协同优化，以优化工作负载和应用程序，从而解决每个功能瓶颈（例如，功率或性能）。这如图5所示，展示了如何消除了瓶颈，以解锁新功能。这与业界多年来关注的硅缩放非常相似，但现在应用于更广泛的能力范围，以提高集成功能。

图5.用于解决摩尔定律瓶颈的分解、再合成和协同优化。

作为一个具体的例子，图6显示了新的系统设计功能，该功能由芯片到芯片键合间距缩放路线图（从微凸块开始，然后移动到混合键合）的实现。随着芯片到芯片之间键合间距的减小，可以实现更高的连接密度（每mm²的连接数）。更高的连接密度可实现功能分解和新功能。从大于10um到小于1um范围的键间距、核心逻辑到缓存功能可以被分解。这些更紧密的间距为单独优化的SRAM和逻辑技术节点提供了机会，并通过3D封装重新合成，以实现更低的能量、更低的延迟和热优化性能。芯片到芯片的键距约为2um降至约0.1um实现块级逻辑到逻辑功能的分解，为单位性能成本、功率协同优化提供独特的潜力。人们可以想象，一旦芯片到芯片的键距低于0.1um，我们可能有潜力分解晶体管前端和后端互连处理，通过并行化原本漫长的工艺流程，实现制造供应链优化。

图6.芯片到芯片键距的进步将使缓存、逻辑和新的分解方案能够实现更高的性能和功率效率。

如果小芯片数量增加并且键距下降10um以下，则需要标准化的小芯片接口来生产出已知的良好芯片，以实现最大封装产量和快速产品验证及调试。更多功能性小芯片的紧密封装带来了功率传输、功率密度和散热方面的挑战。需要改进的EDA系统规划和建模工具来迭代多种封装技术选项，以实现最佳系统性能和成本平衡散热、功率传输和小芯片到小芯片通信带宽。

为了利用低于~2um芯片到芯片键距的细粒度分解机会的潜力，可能需要EDA工具和设计方法的进一步创新。今天，大多数设计方法和EDA工具方法都是针对给定的硅片进行优化的，使用单一的同质硅技术。同时，细粒度逻辑分解需要多个过程设计工具包（PDK）之间的互操作性、测试功能插入工具的接口设计以及升级广泛的签准工具以同时处理多种技术。需要考虑用于理解具有显著不同技术的多个堆叠芯片之间的膨胀工艺偏斜、电压和温度变化的设计方法。架构师和技术专家将有新的机会根据不同技术之间的切换活动因素、泄漏状态或其他与系统相关的性能指标来分解子部分。跨工作负载、设计点、封装和硅技术的潜在优化点的跨度超过了在没有广泛部署开发良好的EDA工具的情况下实用的范围，可能将会依赖于跨工程功能的人工智能和/或机器学习技术。

未来，先进封装将在实现功率、性能、面积、成本、上市时间、设计灵活性和可靠性方面发挥越来越大的作用。此外，与过去的封装转型相比，先进封装技术规模化的预期时间表将被压缩。为了在创建2.5D封装和3D堆叠时实现最大的灵活性，来自多个铸造厂和供应商的小芯片应该能够无缝组装。为了实现这一点，业界需要采用所有小芯片设计和工艺节点使用的标准接口。此外，当前先进的2.5D和3D组装技术没有标准化的机械规范，例如冶金、电介质成分和表面平整度。这使得即使电气接口是标准化的，即UCIe，也难以从不同的铸造厂接合小芯片。行业需要继续合作，以建立这种标准化。此外，装配和测试（AT）工厂使用过多的载体、托盘和杂志，用于材料和搬运，导致劳动力和设备效率低下。需要研究行业标准的AT材料运输车、设备装载口和设备前端模块（EFEMS），以提高工厂的效率。标准化对于缩短开放小芯片生态系统中新封装技术的上市时间至关重要。

对更低功耗、更低延迟和更高互连密度的无止境需求和对更紧密的芯片间距缩放的需求推动了新型架构的实现。因此，将需要晶片组装工具，该工具能够以纳米互连间距公差和运行速度对齐3D堆叠芯片，从而实现经济可行的大批量制造。对于更精细的特征和更密集的互连，需要提高封装衬底的尺寸稳定性。传统的有机封装材料对在加工过程中引起翘曲的温度变化很敏感，这使得在衬底制造期间使用的典型大面板上进一步缩放光刻收到限制，需要新的材料、技术和加工方法来打破这一障碍。

通过高电阻硅通孔（TSV）将功率引入3D堆叠的底部会导致效率损失。需要创新的电力输送解决方案，以实现向复杂3D堆叠中的小芯片充分低寄生和高效的电力输送。

3D堆栈中较低的逻辑芯片仍会产生热量，需要冷却。必须将基于布局的热性能需求的准确、经实验验证的预测纳入设计工程方法，以确保所有设计都能最有效利用缩放。有效的冷却需要通过系统设计、封装结构、材料和工艺集成来解决。关键的技术，如精确的计量、快速调试方法和故障分析技术，对成功至关重要。

功率、热量和布线限制是3D-IC缩放的瓶颈。在我们的整个行业中，技术研发管道中有丰富的创新理念来应对这些挑战，包括用于密度缩放的新型晶体管（CFET，2D）；节能开关（隧道FET、FeFET、自旋电子学）；以及先进的封装技术（具有Cu和/或集成光子），允许以低连接开销实现不同技术的异构集成，这些技术可以在封装内独立或共同优化。

业界可能会重新审视用于NMOS的III-V族化合物半导体（InGaAs/InP）和用于PMOS的Ge，因为它们具有比Si更好的电子和空穴迁移率，因此能够实现更高效的电路性能。这些材料还具有较小的带隙，允许晶体管在低电压下有效切换。其他创新可能包括隧道场效应和铁电晶体管。这些器件的例子有可能为制造更高效的晶体管提供解决方案。同样，基于2D过渡金属二醇化物的晶体管提供了改善功率性能区域的潜力。随着STCO的出现，技术从工作负载和应用程序开始进行联合优化，这些新技术的商业案例可能比以前更可行，尽管新技术的初始产品范围很窄，但现在可以获得更高的价值。

为了减少在处理单元和存储器之间迁移数据所消耗的功率，业界需要考虑在存储器附近进行计算或在存储器内进行计算。该行业将需要开发新的存储器设备，其规模足够大，但可以被纳入支持逻辑设备的集成方案中。神经形态计算是非冯·诺依曼型架构的一个例子，它有潜力利用内存和逻辑的集成。此外，实现快速、长距离数据移动的高带宽光学互连对于持续的系统扩展至关重要。

最后，STCO将对未来的技术人员提出新的要求，除了特定领域的专业知识外，他们还需要跨学科的技能和知识，以便能够在系统层面全面集成技术。

作为数字技术革命基石的微型晶体管已经改变了我们的社会，它开拓了新的产业，重新释放了人类的创造力，促成了惊人的发明和发现，影响了我们的社会，加速了经济繁荣。经过75年的发展，其卓越的产品和服务证明了人类天生的创新、创造力、行业协作和企业精神，这种精神使摩尔定律对不断增长的功能性的追求保持活力。随着半导体加工、DTCO的基础、以及现在STCO成为摩尔定律投资组合中的增强工具，整个半导体行业将通过不断利用彼此的独特优势和宝贵创新而蓬勃发展。我们期待着未来75年人类更加不可思议的创造力！

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