当光刻机不能延续摩尔定律后
过去，光刻机是延续摩尔定律的重要工具。EUV 光刻机是 7nm 时代的重大技术变革，EUV 是让芯片突破7nm、5nm的关键工具。但随着光刻机的演进，光刻机的更新速度正在减慢。那么是否有其他的技术能够在下一代光刻机出现之前延续摩尔定律呢？
近日，三星表示正计划在2 nm代工工艺中使用背面供电网络 (BSPDN) 技术。事实上，除了三星，英特尔和台积电都已经涉足这一技术，BSPDN也被产业视作可以让芯片突破3nm的关键技术之一，除了晶圆代工厂半导体设备厂商也已经针对这一技术展开了布局。那么，背面供电技术是什么？将在摩尔定律中起到什么作用？除了BSPDN技术，还有哪些技术会延续摩尔定律？
背面供电是通过将供电网络与逻辑 IC 中的信号金属化方案分离，减轻线路后端的布线拥塞并提供电源性能优势。BSPDN 试图解决晶体管缩放中日益严重的电力输送问题。电阻问题是电气工程中的一个基本问题。电阻是材料抵抗电流强度的一种属性。像铜这样的材料的电阻从来都不是限制因素，但随着铜线缩小，电阻开始呈指数级上升。
通过系统架构重新设计和 3D 集成技术实现的异构 3D-SOC 方法已被证明是提高系统性能的一种有吸引力的方法。通过利用底部晶圆的背面进行功率传输和/或信号路由，可以获得额外的性能提升。当晶体管尺寸不能变得更小时，向上堆叠或许是延续摩尔定律的新路径。连续的层会导致电压降低，这会导致在电阻升高。目前产业采用的过渡解决方案是新的金属层，例如钴。钴帮助这些电线保持足够的电荷，以将信号和电力传输到晶体管工作，但是这种关系正在达到一个基本极限。这在某种程度上阻碍了制造更小的晶体管的能力。
半导体中的底层对于关键层（实际晶体管本身）的总体设计至关重要。但在正面制作这些巨大的堆栈会带来更大的问题，这就是 BSPDN 发挥作用的地方。拆分信号层和电源层是一个技巧，可以比从几何特征的物理角度缩小更多地缩放晶体管尺寸，所以研究者们正在重组半导体结构的内部，通过将电源信号和信号线移除为仅一条信号线将为更多晶体管腾出空间。BSPDN 将通过将信号层放置在芯片的顶部而将电源层放置在芯片的底部来实现这一点。
BSPDN的概念是在 2019 年被 IMEC 首次提出，IMEC的研究人员Dragomir Milojevic、Geert Van der Plas 和 Eric Beyne等人深入研究探讨了迄今为止各种有前途的方法，他们在2021年 IEEE国际电子器件会议上发表的两篇论文中介绍了3D-SoC设计和特定电路中背面互连的优势。
与 FSPDN 相比， BSPDN 的性能提高了 44%，而电源效率提高了 30%。利用这些芯片的"空闲"背面进行信号路由或直接为‘逻辑晶圆’中的晶体管供电。传统上，信号网络和电力传输都放在晶圆的正面，它们在复杂的后端（BEOL）互连方案中争夺空间。在这些设计中，硅片的背面仅用作载体。
在当今的处理器中（左），信号和功率都从上方到达硅 （浅灰色）。BSPDN将分离这些功能，节省电力并为信号路径腾出更多空间（右），来源：IEEE Spectrum
imec 与英国 Arm 合作，对背面供电方式进行了量化评估。Arm 通过仿真实验显示了在 CPU 设计中用 BSPDN 带来的有益影响，该CPU是由IMEC开发的3nm工艺制作的。在此设计中，位于晶圆减薄的背面上的互连金属通过位于埋入式电源轨（BPR）上的硅通孔（TSV）与晶圆正面的3nm晶体管相连接。Arm 的研究人员发现 BPR 本身可以构建一个比普通前端供电网络效率高 40% 的电力网络。
imec 与 Cadence 合作评估和优化了部分从背面布线的 SRAM 宏和逻辑电路设计。结果显示，与正面布线相比，BSPDN在改善长互连信号布线的延迟和电源效率方面明显更有利。对于SRAM宏，得到高达44%的性能提升和高达30%的电源效率提升。对于逻辑单元，BSPDN使速度提高了2.5倍，能效提高了60%。
虽然优势明显，但BSPDN要真正商用还有一定距离。真正的背面供电网络的实现伴随着额外的技术复杂性。需要一种专用的晶圆减薄工艺以及处理将器件晶圆背面电连接到正面的纳米硅通孔 (n-TSV) 的能力。
英特尔和台积电都宣布了将在 2nm 工艺中使用 BSPDN。英特尔和台积电的竞争力路线图在很大程度上取决于 BSPDN 的实施，可以说英特尔的整个转变都取决于这项技术。
英特尔将自家的BSPDN称为Power Via，英特尔将通过Power Via技术和RibbonFET实现自己的2nm。这是 Pat Gelsinger 和英特尔对其架构的一次大胆尝试。对于英特尔来说，这或许是在先进工艺上重新夺回领先的机遇。
相对于英特尔来说，台积电对BSPDN技术的应用更加保守。台积电选择的 BSPDN 实现方法是一种低复杂度的埋入式电源轨，这种技术成功率比较高，因为可以在现有的工具上完成。
如果英特尔因为不能更早使用EUV 失去了对台积电的领先优势，那么台积电就可能会因为不采取积极的设计举措来提高性能而失去其在晶体管密度方面的领先优势。随着三星的加入，三家在先进制程上竞争的代工厂全部加入了BSPDN的研究，这也意味着BSPDN 可能会成为一个巨大的拐点。
除了晶圆制造公司，他们上游的设备公司也在BSPDN领域展开了研究。应用材料公司与 BESI 合作推出的Die-to-Wafer 工具，Tokyo Electron 提供的一种新Wafer to Wafer工具。这些市场是巨大的增量增长驱动力，背面供电的布线的设备预计将以现在晶圆制造的设备3 倍的增长速度增长。
先进制程经历了从平面到 FinFET、到 GAA以及最终带有 BSPDN 的 GAA 的转变。英特尔、台积电、三星不约而同的选择表明了想要突破2nm单独在晶体管结构上创新是不够的，摩尔定律将不再依赖完全于通过光刻机实现晶体管尺寸缩放。那么是否还可以从哪一环节可以在更小的面积内让芯片的效率变得更高呢？当制程进入3nm，缩放问题已经开始走向垂直，在这一过程中先进封装开始扮演越来越重要的角色。
作为一种新技术BSPDN其实就是先进封装趋势的持续延伸。传统上我们只在一侧制造半导体，但现在我们已经开始使用混合键合将芯片键合在一起。工程师们意识到我们可以将电源层粘合到芯片的底部，从而节省空间并解决电阻问题。
无论是延续摩尔定律，还是超越摩尔定律，都离不开先进封装技术，先进封装有望成为撬动半导体产业继续向前的重要杠杆。传统的封装技术通常指先将晶圆切割成单个芯片，再进行封装的工艺形式，其包括双排直立式封装DIP与球格阵列封装BGA，需要焊接线路。先进封装包括倒装、凸块、晶圆级封装、2.5D封装、3D封装等封装技术，其技术并不需要用到线路焊接的方式。
先进封装成为了台积电、英特尔以及三星三家代工厂新的发力点。在先进封装技术上，台积电在 CoWoS和 InFO 系列封装技术发力，以实现更好的性能、功率、外形和功能系统级集成。英特尔在先进封装技术领域，拥有包括如 EMIB 和 Foveros，以帮助芯片设计企业整合不同的计算引擎和制程技术。今年 9 月举行的英特尔 On 技术创新峰会上，帕特·基辛格介绍，英特尔代工服务将开创“系统级代工的时代”，英特尔也将提供封装业务。三星推出了2.5D封装技术I-Cube和3D封装技术X-Cube，可基于TSV硅穿孔技术将不同芯片堆叠，目前已用于7nm及5nm工艺。
High-NA 将有助于解决分辨率错误，但对于2nm或更先进的节点来说，下一站将是制造过程中更先进的封装类型创新。这是对半导体工艺的又一次长期技术考验。三家最大晶圆厂的命运取决于先进封装的策略，而不再是光刻的技术。当光刻机成为可控变量后，这些封装的选择是推动芯片制程前进的下一条重要因素。
先进封装的重要性意味着后端封装公司的重要性也日益增加。这也是设计技术协同优化（DTCO）成为产业热门的因素之一。长电科技就表示要打造有竞争力的产品要做到产业链协同、多尺度协同设计、多物理场协同设计、设计与制程工艺协同。这反映了一个趋势，即延续摩尔定律将需要是各个环节的参与者的共同努力。
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